Аппаратные средства процессора управления

Аппаратные средства процессора САР или ВАР представлены на рис. 6.2:

Функциональная схема процессора ВАР (САР)

Рис. 6.2 - Функциональная схема процессора ВАР (САР)

В основе процессора САР или ВАР лежит общий компонент: модуль исполнения команд (РЕХ). Аппаратно РЕХ выполнен в виде отдельного модуля, который имеет собственную учетную позицию, т.е. РЕХ отдельная плата.

PU (processor unit) - процессор модуля, он включает МПр (МС 68080) и контролер доступа и контролер циклов. Контролер доступа и контролер циклов выполняет:

  • - обмен информацией или данными с локальной памяти;
  • - обмен информации или данными с общим интерфейсом Cl (commin interface);

- обеспечивают постоянное сравнение результатов операции PU0 и РШ. В случае если результаты PU0 и PU1 не совпадают, то генерируется аварийный сигнал и процессор САР, ВАР или ЮС отключается от шины.

Схема подачи тактового сигнала формирует тактовые сигналы с частотой сигнала 16 МГц или 25 МГц.

Локальная память LMY (Local memory) имеет емкость от 32Мб до 64 Мб, и строится на базе микросхем DRAM. В LMY хранится информация необходимая для текущего функционирования данного функционального блока (например, промежуточные результаты вычислительных операций, программы системной области, программа обработки вызова).

Далее следует выделить FEPRОМ (Flash Erasable Read Only Memory) - стираемое программируемое постоянное ЗУ с групповой перезаписью, ЭСППЗУ. Модуль FEPROM по функциям приближен к BIOS, т.е. хранит программы начальной загрузки и программы диагностики.

Общий интерфейс Cl (Common Interface) используется для организации передачи данных с шинами BCMY, а также с ЮС. Процессор РЕХ для нормальной работы требует постоянного отвода тепла, поэтому статив с РЕХ оборудован системой принудительной вентиляции.

Рассмотрим модуль CMYC - контролер общей памяти (см. рис. 6.3). Модуль CMYC предназначен для управления обменом между шиной общей памяти и модулями общей памяти, с другой стороны. Для доступа к каждому из четырёх банков физической памяти выделяется отдельный канальный временной интервал продолжительностью 125 нс, общая длина цикла доступа к общей оперативной памяти составляет 500 нс.

В течении цикла доступа к памяти доступны все четыре банка; такой доступ можно охарактеризовать как детерминированный синхронный доступ с временным разделением или квази- мгновенный доступ.

Функциональная схема модуля CMYC

Рис. 6.3 - Функциональная схема модуля CMYC

Запись слова данных в память осуществляется только с шины B:CMY, которая в данный момент времени является активной; «активность» шины устанавливается средствами системного программного обеспечения EWSD. При этом слово данных для записи одновременно появляется на обеих ветвях шины BCMY0 и BCMY1.

Процесс обработки данных при записи в физическую память осуществляется синхронно следующим образом:

  • - контроллер памяти 0 отвечает за обработку записываемого слова данных с 0 бита по 15-й бит и за биты ЕСС с 4 по 7-й;
  • - контроллер памяти 1 отвечает за обработку записываемого слова данных с 16 бита по 31-й бит и за биты ЕСС с 0 по 3- й.

Модуль CMYC выполнен в виде отдельного аппаратного модуля, который монтируется в фиксированной позиции.

Схема ввода/вывода (CMYDIO) реализована в виде специальной микросхемы и реализует следующие функции:

  • 1) прием из обеих шин BCMY данных и адресов для записи;
  • 2) передача в BCMY0 и BCMY1 данных считанных из памяти;
  • 3) с помощью кода исправления ошибок ЕСС схема ввода/вывода проверяет корректность адресов и данных.

Схема CMYDIO исправляет однобитовые ошибки при записи. При чтении данные корректируются непосредственно в памяти CMY.

Многобитовые ошибки обнаруживаются, но не исправляются. Процедура записи в памяти или чтения из памяти повторяется до двух раз, а после этого при хранении ошибки, запускается программа диагностики и восстановления.

Схема ввода/вывода также управляет выбором шин для за- писи/считывания данных.

Контроллер циклов при обращении к общей памяти CMYMFC (common memory, maintenance facilities an cycle control) генерирует все внутренние управляющие сигналы для CMY, которые необходимы для поддержки синхронности циклов за- писи/считывания.

Контролер технического обслуживания позволяет выполнять анализ обнаруженных ошибок и выводить данные на панель технического обслуживания процессора СР113с.

По соображениям надежности общая память разделена на четыре банка. Емкость каждого банка 64, 128, 256 Мбайт.

С помощью специализированной микросхемы реализуется возможность обмена данными между модулями CMYC и банками памяти.

Контролер циклов осуществляет распределение управляющих сигналов между банками памяти, т.е. указывает с какого банка будет считываться информация. В любой конфигурации процессора СР113 всегда имеется четыре банка памяти.

В заключении рассмотрим процесс обработки прерываний. Этот процесс происходит в три этапа, которые можно определить следующим образом:

1 этап. Запрос на прерывание - включает обнаружение новой ожидающей обработки задачи.

Здесь процессор обнаруживает, что внутренний или внешний запрос на прерывание (и соответственно, новая задача) ожидает обработки.

Процессор прерывает программу, выполняющуюся в текущий момент времени, выдает запрос на прерывание и запускает обработчик прерываний.

2 этап. Анализ прерывания - анализ ждущей обработки задачи и назначение уровня прерывания для обработки задач.

Здесь обработчик прерываний принимает ожидающую обработки задачу и выполняет ее предварительный анализ для определения следующей информации:

  • - определение уровня прерывания, связанный с запросом на прерывание;
  • - характер рассматриваемой задачи;
  • - действия, которые необходимо инициировать;
  • - уровень прерывания, на котором будет происходить последующая обработка этой задачи, и программа, которая будет выполнять эту обработку (см. таблицу 6.1).
  • 3 этап. Обработка прерываний — выполнение задачи на уровнях прерываний от 0 до 7.

Способ обработки прерываний определяется индивидуально для каждой задачи и зависит от ее относительной важности для системы управления в целом и уровня прерывания, на котором выполняется программа обработки задачи.

Структура прерываний, которую поддерживает СР113 представлена в таблице 6.1.

Таблица 6.1 Состав прерываний процессора управления

Прерывания

Функции программного и аппаратного обеспечения управляющего комплекса

Уровень

Номер

7

Процедура перезагрузки

6

15

Тест шины B:CMY при начальной загрузке

14

обработка ошибки аппаратной части МПР,

13

Периодические программные прерывания

5

12

Прерывания системы отладки ПО (зарезервировано разработчиками ПО)

4

11

Объединённый тест синхронизации компонентов

10

Остановка системы для обработки ошибки ПО

9

Обработка ошибки ПО центральной части СР113

3

8

Запрос ЮС из BIOS

7

Слежение за аппаратной частью

2

X

Обработка ошибок локального ПО

X

Выполнение запросов управления

6

Межпроцессорная связь на уровне операционной системы

5

Сканирование генератора системного времени для контроля ввода/вывода периферийных устройств СР

1

4

Ошибка ввода/вывода

3

Сообщения от IOP:UNI, IOP:AUC

2

Сообщения от ЮР:МВ

1

Управление вводом/выводом данных на физическом уровне

0

Задание по техобслуживания для диагностики ЮР

0

Штатная работа СР113, выполнение программных задач/процессов согласно из приоритетов.

Основные выводы по главе

  • 6
  • 1. Мультипроцессорная систем позволяет достичь высокой производительности, измеряемой в миллионах вызовов в ЧНН, не используя для этого высокопроизводительные процессоры. Это происходит за счёт разделения/распараллеливания обработки нагрузки от абонентов.
  • 2. Процессоры как правило имеют в своём составе дублированные аппаратные компоненты. Это позволяет создать фактически два отдельных процессора, которые постоянно сравнивают друг с другом результаты своей работы, обеспечивая тем самым выявление ошибок обработки данных и ошибки ввода/вывода.
  • 3. Процессоры используют общую память CMY, и кроме того, имеют в своём составе локальное ОЗУ для хранения собственного программного обеспечения. Для управления общей памятью CMY используется встроенный контроллер общей памяти.

Вопросы для самоконтроля по главе

  • 6
  • 1. В чём состоит функциональное назначение процессора

ВАР?

  • 2. Чему равна разрядность процессора ВАР?
  • 3. Для чего в составе процессора ВАР имеются два блока обработки PU?
  • 4. С какой целью при обработке данных генерируются биты ЕСС?
  • 5. Чему равна разрядность шины доступа к общей памяти, как эта разрядность распределена между данными, адресами и сигналами управления?
  • 6. Каково функциональное назначение контроллера общей памяти CMYC?
  • 7. Почему в составе общей памяти применяется несколько банков памяти?
  • 8. Какова процедура обработки однобитовой ошибки при вводе/выводе в общую память?
 
Посмотреть оригинал
< Пред   СОДЕРЖАНИЕ   ОРИГИНАЛ   След >